⚡ FPGA — Field-Programmable Gate Arrays
Circuits reconfigurables · AMD/Xilinx Versal · Intel/Altera Agilex · Lattice · Microchip PolarFire · HDL · HLS · Yosys open-source
📐 Définition & Architecture interne
Un FPGA (Field-Programmable Gate Array) est un circuit intégré pouvant être reprogrammé après fabrication, autant de fois que nécessaire. Contrairement aux ASICs (circuits figés), le FPGA permet de définir sa propre logique matérielle en post-production. Il combine la flexibilité du logiciel avec les performances du matériel dédié.
Les architectures récentes intègrent des blocs hard IP (processeurs ARM, PCIe, DDR, crypto) et des AI Engines vectoriels pour l'inférence, évoluant vers les ACAP (Adaptive Compute Acceleration Platform).
| Composant | Rôle |
|---|---|
| LUT (Look-Up Table) | Table de vérité à 4–6 entrées — unité logique de base de tout FPGA |
| Flip-Flop (registre D) | Mémorisation d'1 bit, gestion du pipeline et de la synchronisation |
| CLB / LAB | Configurable Logic Block — regroupe LUT + registre + multiplexeur |
| DSP Block | Multiplicateurs câblés, MAC pour le signal numérique et l'inférence IA |
| BRAM (Block RAM) | RAM embarquée — buffers FIFO, mémoires de poids pour réseaux de neurones |
| Transceiveurs | Interfaces haute vitesse : PCIe 5.0, Ethernet 400G, jusqu'à 116 Gbps (Agilex 7) |
| Hard IP | Cœurs ARM Cortex-A78, blocs PCIe, DDR5, crypto — intégrés en silicium |
| AI Engines (AIE-ML) | Tableaux vectoriels SIMD dédiés à l'inférence IA — spécifiques Versal AMD |
| Réseau de routage | Interconnexions programmables entre tous les blocs — détermine les performances |
🏭 Acteurs principaux du marché
AMD / Xilinx Leader
Acquisition Xilinx 49 Mrd$ · 2022 · TSMC 7 nm
Leader mondial avec la gamme Versal ACAP — architecture hybride : cœurs ARM Cortex-A78AE/R52 + fabric FPGA + AI Engines vectoriels AIE-ML v2. Versal AI Edge Gen 2 et Versal Prime Gen 2 annoncés en 2025 : 10× plus de calcul scalaire que la génération précédente. Cible le datacenter, l'edge IA, l'aérospatial et les télécommunications 5G.
Intel / Altera Réindépendant 2025
Altera scindé d'Intel · janvier 2025
Intel a réindépendantisé Altera en janvier 2025 pour redonner du focus à la division FPGA. Gamme Agilex : Agilex 3/5/7/9 — premier à intégrer des AI Tensor Blocks dans le fabric. Agilex 7 M-Series : 32 GB HBM2e, PCIe 5.0, CXL, transceivers 116 Gbps. Agilex 5 E-Series en production haute-volume 2025.
Lattice Semiconductor
Ultra-basse consommation · Edge / IoT / ADAS
Spécialiste de l'ultra-basse consommation : gamme Nexus (28 nm FD-SOI), Avant (16 nm FinFET, milieu de gamme), CrossLink (bridge vidéo/capteur). Part de marché : 21,4 % dans l'Enterprise FPGA (mars 2026). Dominant dans AR/VR, ADAS, vision industrielle, drones et smart automotive.
Microchip / PolarFire
Aérospatial · Défense · Sécurité intégrée
Gamme PolarFire : FPGAs milieu de gamme avec sécurité anti-tamper matérielle. PolarFire SoC : RISC-V Linux-capable + fabric temps-réel. En mai 2025 : PolarFire Core SoC jusqu'à 460K LEs. Leader dans l'aérospatial, défense et industrie où la robustesse et la certification (DO-254, MIL-STD) sont critiques.
Écosystème open-source
Yosys · nextpnr · F4PGA · GOWIN · ECP5
L'écosystème open-source FPGA progresse rapidement : Yosys (synthèse RTL multi-vendor), nextpnr (place & route portable), F4PGA (chaîne complète CHIPS Alliance), OpenFPGA (EPFL, générer des FPGAs sur mesure). Support croissant : Lattice iCE40/ECP5/Nexus, GOWIN (fabricant chinois). Zero ASIC Platypus (mars 2025) : premier eFPGA open-standard commercial.
Achronix / Efinix / QuickLogic
Acteurs de niche
Achronix : FPGAs haute performance Speedster7t avec NoC intégré, ciblant HPC/datacenter. Efinix : architecture Quantum originale, RISC-V embarqué, coût réduit. QuickLogic : eFPGA always-on pour wearables et IoT ultra-basse puissance. Chacun occupe une niche où AMD et Intel ne sont pas compétitifs.
💻 Langages de description matérielle
VHDL Aérospatial / Défense
VHSIC HDL · Ada-like · Fortement typé
Syntaxe inspirée d'Ada, fortement typée. Préféré dans les secteurs aérospatial, militaire et critique (DO-254, MIL-STD-1679). VHDL-2008 apporte les génériques de types, VHDL-2019 les propriétés PSL intégrées. Verbeux mais explicite — chaque signal doit être déclaré.
Verilog / SystemVerilog Standard industrie
IEEE 1364 · IEEE 1800
Verilog : syntaxe proche du C, plus concis que VHDL, très répandu en industrie et recherche. SystemVerilog (IEEE 1800) : extension avec interfaces, classes, types avancés, assertions (SVA) et couverture fonctionnelle — standard de facto pour les projets modernes et la vérification.
HLS — High-Level Synthesis
C/C++ → RTL · Vitis HLS · Intel HLS
Synthèse automatique de C/C++ vers RTL. Vitis HLS (AMD) intégré à Vivado/Vitis 2025.2. hls4ml (FastML Science) : bibliothèque open-source pour convertir des modèles ML (Keras, PyTorch, scikit-learn) en HDL FPGA — latences en millisecondes pour l'inférence de réseaux de neurones.
Chisel UC Berkeley
Scala DSL · FIRRTL IR · RISC-V
DSL Scala produisant du FIRRTL comme représentation intermédiaire. Utilisé pour les processeurs RISC-V Rocket Core et BOOM (Berkeley Out-of-Order Machine). Permet la génération paramétrique de hardware et les transformations de design difficiles en VHDL/Verilog.
SpinalHDL
Scala · VexRiscv · Composants réutilisables
Scala également, typage fort, composition avancée de composants. Utilisé pour VexRiscv (CPU RISC-V très populaire sur FPGA, configurations multiples) et NaxRiscv (out-of-order). Génère du VHDL ou Verilog propre. Communauté active autour des cores RISC-V reconfigurables.
Amaranth HDL
Python · ex-nMigen · Rapid prototyping
DSL Python pour la description et la simulation de hardware, successeur de Migen (Migen est maintenu par M-Labs pour MiSTeR). Amaranth se veut plus propre et mieux documenté. Idéal pour le rapid prototyping, la vérification formelle intégrée et l'enseignement. Génère RTLIL (Yosys) ou Verilog.
🔧 Outils — propriétaires & open-source
| Outil | Éditeur | Rôle |
|---|---|---|
| Vivado / Vitis | AMD | Suite complète : synthèse, P&R, HLS, simulation, débogage ILA — versions 2025.1/2025.2 |
| Quartus Prime | Altera | Suite Altera pour Cyclone, Arria, Agilex — include Intel HLS Compiler |
| Radiant / Diamond | Lattice | Outils Lattice pour Nexus (Radiant) et gammes plus anciennes (Diamond) |
| Libero SoC | Microchip | Suite PolarFire et IGLOO — inclut des outils de sécurité spécifiques |
| Yosys Open source | YosysHQ | Synthèse RTL open-source Verilog/SystemVerilog — backend formel, ABC optimizer |
| nextpnr Open source | Community | Place & route portable : iCE40, ECP5, GOWIN, Nexus, Cyclone10LP |
| OpenFPGA EPFL | EPFL | Framework pour concevoir des architectures FPGA sur mesure et générer les outils associés |
| F4PGA CHIPS Alliance | LF | Chaîne complète Yosys + nextpnr intégrée — cible Xilinx 7-series, ECP5, iCE40 |
| SymbiYosys | YosysHQ | Vérification formelle (model checking, BMC, k-induction) basée sur Yosys |
| Verilator Open source | Community | Compilateur/simulateur Verilog/SystemVerilog très rapide — génère du C++ |
🚀 Applications majeures
IA & Inférence ML
Edge AI · Latence déterministe · Faible conso
Les FPGAs excellent pour l'inférence ML en edge : latence déterministe (contrairement aux GPUs), faible consommation, reconfigurabilité. Microsoft Project Catapult déploie des FPGAs dans Azure pour accélérer Bing Search. hls4ml permet de synthétiser des réseaux de neurones avec latence en millisecondes. Les Versal AI Engines ciblent l'inférence embarquée.
Télécommunications 5G / 6G
Bande de base · LDPC · Polar codes · Beamforming
FPGAs massivement utilisés pour le traitement de signal en bande de base 5G NR : codage LDPC, Polar codes, beamforming massif MIMO. La flexibilité de reconfiguration permet d'évoluer entre standards (LTE → 5G → 6G) sans changer le hardware. Filtrage haute performance dans les chaînes radio.
Trading Haute Fréquence (HFT)
433 ns · 1,4M msg/s · Décision sub-microseconde
Latences record : 433 ns end-to-end sur Ethernet 10G. Décodage des flux FAST/ITCH directement en hardware, 1,4M messages/seconde à 0,72 µs. Xelera Silva : accélérateur ML sub-microseconde pour HFT. Stratégie hybride : FPGA pour les décisions en nanosecondes, GPU pour l'analyse complexe.
Datacenters & SmartNIC
CXL · PCIe 5.0 · HBM2e · DPU offloading
Altera Agilex 7 M-Series dans les serveurs : PCIe 5.0, CXL, 32 GB HBM2e. SmartNIC : FPGAs dans les cartes réseau pour offloading réseau (DPU) — compression, chiffrement, traitement de paquets en hardware. Décharge le CPU des tâches répétitives à haute bande passante.
Aérospatial & Défense
Rad-hard · DO-254 · Certifications critiques
FPGAs radiation-hardened pour satellites et missions spatiales (AMD annonce expansion de sa gamme Space-Grade en 2025). Microchip PolarFire domine pour la certification DO-254 SIL4. Applications : traitement d'images radars, systèmes de guidage, contre-mesures électroniques, systèmes de communication militaires.
Cryptographie & Sécurité
Post-Quantum · AES-NI · Accélération
Accélération matérielle d'algorithmes cryptographiques : AES, SHA-3, RSA, ECC. Intérêt croissant pour l'accélération des algorithmes post-quantiques (CRYSTALS-Kyber, Dilithium, FALCON) dont la complexité computationnelle bénéficie du parallélisme FPGA. Microchip PolarFire intègre un module anti-tamper physique.
📰 Actualités 2024–2026
Jan. 2025
Intel scinde Altera — la division FPGA retrouve son indépendance
Intel finalise la réindépendantisation d'Altera comme entité autonome, avec sa propre direction. Objectif : redonner du focus stratégique à la division FPGA face à AMD/Xilinx, sans la dilution dans la roadmap générale Intel.
2025
AMD Versal Gen 2 — AI Edge et Prime Series · 10× calcul scalaire
Versal AI Edge Gen 2 et Versal Prime Gen 2 annoncés avec cœurs AIE-ML v2. Performances scalaires 10× supérieures à la génération précédente. Sampling auprès des clients early-access en cours, disponibilité générale prévue fin 2025.
Mai 2025
Microchip PolarFire Core SoC — jusqu'à 460K LEs
Nouvelle série PolarFire Core SoC optimisée sans transceivers haute vitesse, jusqu'à 460 000 LEs. Cible les applications embarquées critiques nécessitant RISC-V Linux + fabric temps-réel dans un package compact.
Mars 2025
Zero ASIC Platypus — premier eFPGA open-standard commercial
Zero ASIC lance Platypus : architecture eFPGA publiée et bitstream ouvert, comparable à ce que RISC-V a fait pour les CPUs. Premier eFPGA permettant l'intégration dans des ASICs custom sans dépendance propriétaire sur les outils de bitstream.
2025
Altera Agilex 5 E-Series — production haute-volume, AI Tensor Blocks
Agilex 5 E-Series entre en production haute-volume en 2025 avec AI Tensor Blocks intégrés dans le fabric et optimisation basse puissance. Cible l'edge computing industriel et les systèmes embarqués automobile.
2025
AMD Vitis 2025.2 — unification Vivado + HLS, installation simplifiée
Vitis 2025.2 unifie encore davantage Vivado (RTL) et HLS, simplifie l'installation sur Linux/Windows, améliore la gestion des projets mixed-language. Nouvelles fonctionnalités de co-simulation hardware/software.
Continu
Écosystème open-source FPGA — Yosys + nextpnr en expansion
Support GOWIN en production, amélioration des backends Nexus (Lattice) et Cyclone10LP. SymbiYosys pour la vérification formelle. Marché FPGA estimé à 23,34 milliards de dollars en 2030 (depuis 5,4 Mrd$ en 2013).
Wikipedia FPGA
Référence complète sur l'architecture, l'histoire et les applications des FPGAs.
State of Open-Source FPGA Tools 2025
Analyse complète de l'état des outils open-source FPGA en 2025 par Dr Tarek Allam Jr.
hls4ml — ML sur FPGA
Convertir des modèles Keras/PyTorch en HDL FPGA pour l'inférence ultra-rapide (FastML Science).