Veille Sécurité

Sécurité matérielle — CHERI, CheriBSD et Morello Linux

A Security Analysis of CheriBSD and Morello Linux
Guzairov, Potanin, Kell, Tiu — arXiv:2601.19074v1, janvier 2026

Qu'est-ce que CHERI ?

CHERI (Capability Hardware Enhanced RISC Instructions) est une architecture de sécurité matérielle qui remplace les pointeurs mémoire classiques (64 bits) par des "fat pointers" de 128 bits. Chaque pointeur embarque directement dans le matériel :

• L'adresse mémoire standard (64 bits)
• Les bornes (base et longueur) de la zone mémoire accessible
• Un masque de permissions (lecture, écriture, exécution)
• Un bit de validité ("tag bit") stocké hors-bande dans les bits ECC de la RAM, impossible à forger par logiciel

Le processeur vérifie automatiquement, à chaque accès mémoire, que le pointeur est valide, que l'accès est dans les bornes, et que les permissions sont respectées. Aucun logiciel ne peut contourner ces vérifications : elles sont atomiques et matérielles.

CHERI propose aussi un mécanisme de "scellement" (sealing) : un pointeur scellé devient immuable et ne peut plus être déréférencé. Un "sentry" est un pointeur exécutable scellé qui ne peut être appelé qu'à son point d'entrée désigné.

L'argument central : en compilant des programmes C/C++ pour CHERI, on obtient une sécurité mémoire comparable à Rust, avec des pénalités de performance relativement faibles.

Au-delà de la sécurité mémoire, CHERI permet la compartimentation : diviser un binaire en composants isolés avec des privilèges limités, le tout appliqué par le matériel. Cela évite le coût des communications inter-processus (IPC) traditionnelles en permettant le partage de données à la granularité de l'octet dans un seul processus.

Qu'est-ce que CheriBSD ?

CheriBSD est un portage de FreeBSD sur l'architecture CHERI, maintenu par le projet CTSRD-CHERI de l'Université de Cambridge. C'est le système d'exploitation CHERI le plus mature et activement développé. Il apporte deux mécanismes de sécurité absents de Morello Linux :

• c18n (compartimentation de bibliothèques) : chaque compartiment reçoit sa propre zone de pile isolée et non chevauchante. Un attaquant dans une bibliothèque malveillante ne peut pas scanner la pile des autres compartiments — même avec un parcours récursif, les seuls pointeurs visibles sont scellés ou pointent vers la pile isolée du compartiment malveillant.
• MRS (Malloc Revocation Shim) : quand la mémoire du tas est libérée, elle est placée en quarantaine. Après un délai configurable, tous les pointeurs vers cette zone sont invalidés. Cela empêche les attaques "use-after-free" (heap storing) car les pointeurs conservés par l'attaquant deviennent invalides avant que la mémoire ne soit réallouée.

CheriBSD bloque avec succès 2 des 4 attaques présentées dans l'article (stack walking et heap storing), mais reste vulnérable à la fuite d'information par dlopen et au "heap scavenging".

Qu'est-ce que Morello ?

Morello est la plateforme matérielle prototype d'ARM implémentant l'architecture CHERI. C'est une carte de développement physique basée sur ARMv8-A avec extensions CHERI, qui permet d'exécuter des logiciels CHERI réels. CheriBSD et une version CHERI de Linux ("Morello Linux") fonctionnent sur ce matériel.

L'article caractérise Morello Linux comme "un système beaucoup plus faible et moins développé que CheriBSD", dépourvu de mécanismes de compartimentation intégrés au-delà des capacités de base. Morello Linux est vulnérable aux 4 attaques présentées.

Les 4 attaques identifiées

L'article analyse l'efficacité de la compartimentation CHERI contre une bibliothèque malveillante opérant dans un compartiment. Le modèle de menace suppose un attaquant avec exécution de code arbitraire dans une bibliothèque non privilégiée (par ex. compromission de la chaîne d'approvisionnement), qui cherche à s'échapper de l'isolation.

Attaque 1 — Stack Walking (parcours de pile)

Sur Morello Linux, une bibliothèque malveillante peut lire l'intégralité de la pile, y compris les frames précédentes. Cela révèle des pointeurs d'autres compartiments : adresses de base de la libc (permettant d'appeler des fonctions arbitraires non déclarées dans le linkage ELF) et clés de scellement laissées dans d'anciennes frames.

Résultat : Bloquée sur CheriBSD (c18n). Réussie sur Morello Linux.

Attaque 2 — Fuite d'information par dlopen()

La fonction dlopen() retourne un struct Obj_Entry interne casté en void*. Ce struct contient mapbase — un pointeur couvrant toute la section .text de la bibliothèque chargée. Le struct fait partie d'une liste doublement chaînée qui peut être parcourue pour énumérer chaque bibliothèque chargée et le binaire principal.

Résultat : Réussie sur les DEUX plateformes. C'est la vulnérabilité la plus grave.

Attaque 3 — Heap Scavenging (fouille du tas)

Quand la mémoire du tas est libérée sans être mise à zéro, une bibliothèque malveillante peut allouer et scanner répétitivement la mémoire pour trouver des pointeurs laissés par des allocations précédentes.

Résultat : Réussie sur les deux plateformes (échoue avec l'allocateur snmalloc).

Attaque 4 — Heap Storing (stockage de pointeurs libérés)

L'attaquant alloue et libère immédiatement des milliers de blocs mémoire, conservant les pointeurs libérés. Quand du code légitime alloue ensuite la même mémoire, l'attaquant y accède via les pointeurs conservés (use-after-free).

Résultat : Bloquée sur CheriBSD (MRS). Réussie sur Morello Linux.

Preuve de concept : extraction de clé RSA privée

L'article démontre une attaque réaliste extrayant une clé RSA privée 1024 bits générée par OpenSSL depuis un binaire compartimenté sur CheriBSD. Via la fuite dlopen, la bibliothèque malveillante obtient des pointeurs vers libthr (la bibliothèque de threads), qui expose 75 pointeurs — bien plus que prévu. De là, l'attaquant scanne la mémoire à la recherche de l'en-tête PEM ("BEGIN RSA PRIVATE KEY") et extrait la clé complète, malgré l'ASLR et la compartimentation active.

L'article introduit aussi une technique de scan récursif de pointeurs qui découvre la fermeture transitive de tous les pointeurs atteignables depuis un pointeur initial, en parcourant la mémoire octet par octet.

Résultats synthétiques

Attaque	Morello Linux	CheriBSD
Stack Walking	Vulnérable	Bloquée (c18n)
Dlopen info leak	Vulnérable	Vulnérable
Heap Scavenging	Vulnérable	Vulnérable
Heap Storing	Vulnérable	Bloquée (MRS)

Pourquoi c'est important

• Écart entre garanties matérielles et implémentation logicielle. CHERI fournit une sécurité mémoire matérielle forte, mais la compartimentation dépend d'une implémentation logicielle correcte. Le linker dynamique, l'allocateur mémoire et la gestion de pile introduisent des vulnérabilités que le matériel ne peut empêcher.
• Les attaques supply-chain sont en hausse. Le modèle de menace d'une bibliothèque malveillante est très réaliste (paquets npm compromis, mises à jour backdoorées). La compartimentation CHERI est censée contenir ces menaces, mais l'article montre qu'on peut s'en échapper.
• La sécurité mémoire seule ne suffit pas. Même avec vérification des bornes et protection par pointeurs, les fuites d'information par interfaces légitimes (dlopen, mémoire du tas non nettoyée, frames de pile) permettent l'échappement de compartiment.
• Le problème de la fermeture transitive est fondamental pour tout système à base de capabilities faisant de la compartimentation intra-processus : "Même une seule fuite de pointeur peut permettre à une bibliothèque malveillante de contourner la compartimentation et d'accéder à la quasi-totalité de l'espace d'adressage."
• Les défenses en profondeur de CheriBSD fonctionnent. Le fait que CheriBSD bloque 2 des 4 attaques valide l'approche de défense en profondeur (c18n + MRS). L'article fournit une feuille de route pour combler les failles restantes.

Contre-mesures proposées

• Sceller la valeur de retour de dlopen() avant de la renvoyer, ne la desceller que dans dlsym
• Piles isolées par compartiment (déjà implémenté dans c18n de CheriBSD)
• Révocation des allocations mémoire (déjà implémenté dans MRS de CheriBSD)
• Mettre à zéro la mémoire du tas avant réallocation
• Sceller les données sensibles avec des clés stockées dans la base de confiance (TCB)
• Utiliser des allocateurs durcis comme snmalloc

Source : arXiv:2601.19074v1 — Projet CHERI : cheri.cst.cam.ac.uk — CheriBSD : github.com/CTSRD-CHERI/cheribsd

IA embarquée — Architecture FPGA neuromorphique pour réseaux de neurones impulsionnels (SNN)

FPGA-Based Neuromorphic Architecture for Spiking Neural Network Emulation
Aurélie Saulquin — Thèse de doctorat, Université de Lille, laboratoire CRIStAL (UMR 9189), 2025. Financée par la Région Hauts-de-France. Directeurs : Prof. Samy Meftali & Prof. Pierre Boulet.

Contexte et problématique

Les réseaux de neurones artificiels (ANNs) donnent des résultats remarquables mais sont coûteux à déployer sur des systèmes embarqués à ressources limitées (IoT, edge computing). Deux approches existent : déléguer au cloud (latence, confidentialité) ou utiliser des accélérateurs matériels spécialisés — GPU, TPU, ASIC, FPGA. Une troisième voie, le calcul neuromorphique, s'inspire directement du cerveau humain.

Les réseaux de neurones impulsionnels (SNN)

Contrairement aux ANNs classiques qui traitent des valeurs continues, les SNN représentent l'information sous forme d'impulsions discrètes dans le temps (spikes), à l'image des neurones biologiques. Chaque neurone accumule les impulsions entrantes dans une variable interne — la tension de membrane. Quand elle dépasse un seuil, le neurone émet une impulsion et se réinitialise. Ce principe, proposé par Mead dès 1988, permet une consommation énergétique très faible : les neurones ne calculent que lorsqu'un spike arrive.

Pourquoi le FPGA plutôt qu'une puce neuromorphique dédiée ?

Les puces neuromorphiques spécialisées (Intel Loihi, IBM TrueNorth) sont peu reconfigurables : modèle de neurone fixé, apprentissage en ligne limité, connectivité contrainte. Les FPGA (circuits logiques reprogrammables) offrent la flexibilité nécessaire à la recherche. En 2022, au démarrage de la thèse, aucun émulateur FPGA de SNN n'était disponible en open source. En 2025, trois ont été publiés — dont ModNEF, développé dans ces travaux.

Contribution principale : ModNEF

ModNEF (Modular Neuromorphic Emulator for FPGA) est une architecture FPGA modulaire et open source permettant l'émulation de SNN complexes. Son principe : interconnecter des modules indépendants et réutilisables représentant les différents composants du réseau (neurones, synapses, couches). Cette modularité offre :

• Plusieurs modèles de neurones supportés (LIF — Leaky Integrate-and-Fire, et variantes)
• Deux stratégies d'émulation : pilotée par horloge (clock-driven) ou par événements (event-driven)
• Un environnement logiciel complet couvrant toute la chaîne : entraînement du modèle, quantification, déploiement sur carte FPGA
• Des outils de quantification (PTQ — Post-Training Quantization, et QAT — Quantization-Aware Training) pour minimiser la consommation sans dégrader la précision

Validation et résultats

L'architecture a été validée sur quatre jeux de données neuromorphiques standards :

• MNIST & N-MNIST — classification de chiffres manuscrits (version classique et version neuromorphique événementielle)
• SHD (Spiking Heidelberg Digits) — reconnaissance de chiffres parlés
• DVS Gesture — reconnaissance de gestes capturés par caméra événementielle

Un cas d'usage réel et original a également été démontré : la détection de cachalots en mer Méditerranée, avec une intégration complète en System-on-Chip (SOC). Ce cas valide la capacité de ModNEF à fonctionner en classification embarquée basse consommation pour la surveillance environnementale.

Les résultats confirment que ModNEF atteint des niveaux de précision comparables aux solutions de référence, tout en offrant une consommation énergétique réduite et une flexibilité d'implémentation inédite dans le domaine open source.

Publication associée

Aurélie Saulquin, Mazdak Fatahi, Pierre Boulet, Samy Meftali. ModNEF: An Open Source Modular Neuromorphic Emulator for FPGA for Low-Power In-Edge Artificial Intelligence. ACM Transactions on Architecture and Code Optimization, vol. 22, n°2, article 73, juin 2025.

Source : HAL tel-05543829 — PDF : Télécharger la thèse (8 Mo) — Licence : CC BY-NC-ND 4.0

🎲 Générateurs de nombres aléatoires : FPGA (TRNG) & Photonique quantique (QRNG)

La qualité de l'aléa est un fondement de la cryptographie. Deux familles de générateurs matériels s'imposent : les TRNG sur FPGA (exploitant le bruit thermique, la gigue d'oscillateurs ou les MTJ) et les QRNG photoniques (fluctuations du vide quantique, photons uniques). Tour d'horizon des publications récentes 2023–2025.

⚙ Partie 1 — TRNG sur FPGA

💡 Partie 2 — QRNG photoniques (quantique)

🌐 RINA — Recursive InterNetwork Architecture

Architecture réseau récursive conçue par John Day comme alternative structurelle à TCP/IP. Principe : une seule couche protocolaire répétée récursivement (Distributed IPC Facility — DIF), offrant une sécurité, une mobilité et une gestion du réseau intrinsèquement meilleures. Tour d'horizon des publications 2023–2026.

🇺🇸 NIST — Post-Quantum Cryptography (PQC)

Publications récentes du NIST CSRC sur la cryptographie post-quantique et les standards associés (2025–2026).

Algorithmes PQC sélectionnés & finalisés

Feuille de route & transition

Nouveaux standards cryptographiques

Gestion des clés & protocoles

Identité numérique & framework